TPU (Tensor Processing Unit) to rodzina dedykowanych ukladow scalonych typu ASIC, projektowanych przez Google do przyspieszania obliczen sieci neuronowych. Sercem TPU jest tablica systoliczna z jednostka mnozenia macierzy (MXU) oraz obsluga formatu bfloat16 (opracowanego przez Google Brain) i pamieci o wysokiej przepustowosci. Architektura ta jest zoptymalizowana pod masowe operacje mnozenia macierzy, dominujace w treningu i inferencji modeli AI.
Google zaczal uzywac TPU wewnetrznie w 2015 roku, publicznie ogloszil je na Google I/O w maju 2016 roku, a od 2018 roku udostepnia je zewnetrznym uzytkownikom przez Google Cloud (Cloud TPU). Kolejne generacje: v1 (2015, inferencja), v2 (2017, trening), v3 (2018), v4 (2021, do 275 TOPS/chip, pody do 4096 chipow), v5e i v5p (2023), v6e 'Trillium' (2024), v7 'Ironwood' (2025) oraz v8 (2026). Uklady laczone sa w pody o tysiacach chipow, z szybka siecia miedzy chipami (w v4+ z optycznym przelaczaniem obwodow).
TPU napedzaly m.in. AlphaGo i AlphaZero, przetwarzanie tekstu w Google Street View, Google Photos oraz system RankBrain w wyszukiwarce, a takze trening flagowych modeli Google, w tym rodziny Gemini. Programowo TPU wspiera glownie JAX, TensorFlow oraz PyTorch/XLA.
Akcelerator AI · pełni rolę: Akceleracja AI, Wnioskowanie AI, Obliczenia.
Do jakiej grupy należy TPU i jak jest skonstruowany
Podkategoria zbiera układy scalone przeznaczone do przyspieszania obliczeń AI w centrach danych: NVIDIA H100/B200, Google TPU, AWS Trainium/Inferentia, Meta MTIA, Groq LPU, Cerebras WSE. Wspólne cechy: pamięć HBM o wysokiej przepustowości, tryby niskiej precyzji (FP16/BF16/FP8/MX8/MX4/INT8/INT4), skalowalność do rack-scale (setki chipów w jednej domenie scale-up), chłodzenie cieczą, integracja z frameworkami ML (PyTorch, JAX, Triton, vLLM). Kontrastuje z hardwareSubcategory.ai-soc-edge-ai-soc — tam kryteria są odwrotne (niski pobór mocy, brak HBM, on-device inferencja).
AI Accelerator to wyspecjalizowany komponent sprzętowy zaprojektowany do wydajnego wykonywania obliczeń związanych ze sztuczną inteligencją, w szczególności inferencji sieci neuronowych, przetwarzania wizji komputerowej i analizy danych sensorycznych. W robotyce akceleratory AI są używane do uruchamiania modeli percepcji, rozpoznawania obiektów, segmentacji obrazu, planowania i innych zadań wymagających wysokiej mocy obliczeniowej przy ograniczonych zasobach energetycznych. Mogą występować jako dedykowane układy NPU, TPU, VPU, GPU lub specjalizowane moduły embedded.
Karta akceleratora AI data-center to klasa konstrukcyjna opisująca budowę wysokowydajnych procesorów obliczeniowych (GPU/akceleratorów) przeznaczonych do montażu w serwerach centrów danych. Charakteryzuje się: form factorem SXM (moduł lutowany do płyty bazowej HGX/DGX) lub dwuslotową kartą PCIe; pamięcią o wysokiej przepustowości (HBM2e/HBM3/HBM3e) zintegrowaną na pakiecie; dedykowanymi łączami GPU-GPU (NVLink, Infinity Fabric) o przepustowości setek GB/s; wysokim TDP (350–1000 W) wymagającym chłodzenia powietrznego lub cieczowego; obsługą wirtualizacji/partycjonowania (MIG) oraz formatów obliczeniowych niskiej precyzji (FP8/FP16/BF16/INT8). Klasa obejmuje konstrukcje takie jak NVIDIA H100/H200/A100, AMD Instinct MI300, Google TPU, Intel Gaudi. Opisuje budowę i konfigurację fizyczną, nie rolę funkcjonalną (tą określa typ komponentu „Akcelerator AI").
Inne części sprzętowe powiązane z TPU
Autorski akcelerator AI (ASIC) firmy Amazon/AWS do treningu i inferencji modeli AI; rdzenie NeuronCore, pamiec HBM, dostepny w instancjach EC2 (Trn). Trainium3: 144 GB HBM3e i 4,9 TB/s.
Architektura GPU NVIDII do AI (2024) i uklad B200: 208 mld tranzystorow, dwie matryce laczone 10 TB/s, TSMC 4NP, 192 GB HBM3e, 2. gen Transformer Engine (FP4) i 5. gen NVLink; podstawa systemow GB200.
