PCIe Gen6
Jak działa
1) Modulacja PAM4: zamiast dwóch poziomów napięcia (0/1) sygnał przyjmuje cztery poziomy, kodując 2 bity na symbol; przy tej samej częstotliwości symbolowej co PCIe 5.0 podwaja to przepływność do 64 GT/s na linię. 2) Kodowanie FLIT: dane są przesyłane w ramkach o stałym rozmiarze (Flow Control Unit), co upraszcza obsługę na poziomie łącza i jest warunkiem działania korekcji błędów. 3) FEC + CRC: lekka, niskolatencyjna korekcja błędów w przód (w publikacjach opisywana jako 3-drożna, przeplatana) wraz z CRC koryguje błędy wprowadzane przez bardziej wrażliwą sygnalizację PAM4, unikając kosztownych retransmisji. 4) Skalowanie przez liczbę linii: przepustowość rośnie liniowo z szerokością łącza (x1, x4, x8, x16). 5) Wsteczna kompatybilność: urządzenia negocjują najniższą wspólną generację, więc PCIe 6.0 współpracuje ze starszym sprzętem.
Rozwiązany problem
Rosnące potrzeby przepustowości akceleratorów AI, GPU, pamięci i sieci w centrach danych szybko wyczerpują pasmo PCIe 5.0. Dalsze podnoszenie częstotliwości sygnału NRZ napotyka bariery fizyczne (straty i szum na ścieżkach). PCIe 6.0 rozwiązuje to, podwajając przepływność na linię przy tej samej częstotliwości Nyquista dzięki PAM4, jednocześnie utrzymując integralność sygnału za pomocą FLIT i FEC.
Komponenty
Czteropoziomowa modulacja amplitudy impulsu kodująca 2 bity na symbol. Zastępuje dwupoziomowy NRZ i podwaja przepływność bez wzrostu częstotliwości Nyquista.
Przesyłanie danych w jednostkach kontroli przepływu (Flow Control Unit) o stałym rozmiarze. Upraszcza warstwę łącza i umożliwia stosowanie FEC.
Lekka, niskolatencyjna korekcja błędów w przód (opisywana jako 3-drożna, przeplatana) współpracująca z kontrolą CRC. Kompensuje większą wrażliwość PAM4 na szum bez kosztownych retransmisji.
Ewolucja
Pierwsza generacja: 2,5 GT/s na linię, kodowanie 8b/10b.
5 GT/s na linię.
8 GT/s na linię, przejście na kodowanie 128b/130b.
16 GT/s na linię.
32 GT/s na linię.
64 GT/s na linię; wprowadzenie PAM4, FLIT oraz FEC z CRC. PCI-SIG, 11 stycznia 2022.
CXL 3.0 (2 sierpnia 2022) opiera się na warstwie fizycznej PCIe 6.0 i PAM4, podwajając pasmo względem CXL 2.0.
128 GT/s na linię; zapowiedziana w czerwcu 2022, sfinalizowana w czerwcu 2025.
Hiperparametry (konfigurowalne osie)
Liczba równoległych linii (x1, x4, x8, x16). Przepustowość skaluje się liniowo z szerokością łącza.
Surowa przepływność pojedynczej linii. W PCIe 6.0 wynosi 64 GT/s (dwukrotność PCIe 5.0).
Wymagania sprzętowe
PCIe 6.0 jest uniwersalną magistralą I/O łączącą dowolne urządzenia (GPU, CPU, NIC, pamięci masowe, akceleratory) niezależnie od ich architektury.
Podwojona przepustowość host–GPU jest szczególnie istotna dla akceleratorów AI w centrach danych.