AI zaprojektowała chip inferencyjny w dwa tygodnie. Teraz czas na krzem

Architect Labs twierdzi, że jego system AI zaprojektował akcelerator inferencyjny Redwood od specyfikacji do działającego układu na FPGA w niecałe dwa tygodnie, bez ingerencji człowieka poniżej poziomu specyfikacji. Opisał to VentureBeat 18 września 2026. Redwood nie istnieje jednak jeszcze w krzemie, a liczby o wydajności produkcyjnej to prognozy.

Najważniejsze w skrócie

• Od specyfikacji do bezbłędnego RTL na FPGA w niecałe dwa tygodnie
• 95% pokrycia kodu i funkcjonalnego w każdym bloku, bez inżynierów weryfikacji
• Redwood Nano na FPGA: 12,1 tokena na sekundę przy 250 MHz na modelu Qwen3 0.6B
• Prognoza dla Samsung 8 nm: 49 tok/s i 1,335 W wobec 28 tok/s i 2,59 W dla Jetson Orin Nano

Pętla zamiast łańcucha narzędzi

Platforma Architect Labs poprowadziła cały proces: modelowanie wydajności, generowanie RTL, testy, weryfikację, firmware i kernele^?Kernel: Zoptymalizowana procedura obliczeniowa uruchamiana na akceleratorze, realizująca operację taką jak mnożenie macierzy.. Firma podaje, że pierwszy RTL wysłany na FPGA nie zawierał błędów, a zmiana specyfikacji kończyła się nowym, zweryfikowanym projektem w mniej niż 48 godzin. Przebiegi optymalizacyjne skróciły się z 15 godzin do 15–30 minut.

Szansą dla AI w projektowaniu sprzętu nie jest przyspieszanie zadań w istniejących procesach, ale przemyślenie całego procesu od nowa.

Badacze Architect Labs, cytowani przez VentureBeat.

Liczby z FPGA, obietnice w krzemie

Dziś Redwood przegrywa. Na FPGA osiąga 12,1 tokena na sekundę wobec zmierzonych 28 na Jetson Orin Nano. Przewaga ma pojawić się dopiero po tapeoucie: firma prognozuje 49 tokenów na sekundę przy poborze 1,335 W zamiast 2,59 W konkurenta, czyli 3,4× lepszy stosunek wydajności do mocy, przy bloku NPU o powierzchni 2,88 mm². To kalibrowana prognoza, nie pomiar.

OpenAI idzie inną drogą

IEEE Spectrum opisał 14 września, jak OpenAI użyło własnych modeli przy układzie Jalapeño: AI konwertowała kod wysokiego poziomu na Verilog i ścięła powierzchnię jednostek mnożenia macierzy o 10%, ale projekt prowadzili ludzie, a od RTL do tapeoutu minęło dziewięć miesięcy. OpenAI przyspiesza istniejący proces. Architect Labs próbuje go zastąpić.

Dlaczego to ważne?

Branża półprzewodników mierzy postęp tapeoutami, nie demonstracjami. Jeśli automatyczna weryfikacja utrzyma jakość przy pierwszym krzemie, zmieni się nie tylko tempo, ale i próg wejścia: akcelerator przestanie wymagać stuosobowego zespołu. Ryzyko jest symetryczne. System, który sam pisze testy i sam się nimi ocenia, może mieć ślepe plamy widoczne dopiero po powrocie układu z fabryki.

Co dalej?

• Tapeout Redwood w TSMC. Dopiero pomiary na krzemie zweryfikują prognozy z FPGA, a terminu firma nie podała.
• W 2024 roku tylko 14% projektów IC/ASIC trafiło za pierwszym razem w działający krzem, najniższy wynik od 20 lat.
• Pierwsze układy Jalapeño wróciły z fabryki w maju 2026, co wyznacza punkt odniesienia dla tempa OpenAI.

Źródła

• VentureBeat — An AI system designed an inference chip in two weeks. Now Architect Labs has to prove it in silicon
• IEEE Spectrum — How OpenAI Used Its Own LLMs to Design Its Jalapeño Chip