Projekt opisuje się w Verilog/VHDL na poziomie RTL: definiuje się rejestry (przechowujące stan między taktami zegara), logikę kombinacyjną (obliczającą wartości bez pamięci) oraz automaty stanów (FSM) sterujące zachowaniem. Kod jest zdarzeniowo współbieżny: bloki wykonują się równolegle, a przypisania rejestrowe są synchronizowane zboczem zegara. Przepływ narzędziowy: (1) symulacja/weryfikacja funkcjonalna RTL (testbench, UVM, weryfikacja formalna) sprawdza poprawność logiczną; (2) synteza logiczna tłumaczy RTL na netlist bramek z uwzględnieniem ograniczeń czasowych i biblioteki technologicznej; (3) dalsze etapy (placement, routing, timing closure) prowadzą do fizycznej realizacji na ASIC lub FPGA. Kluczowe pojęcia: logika kombinacyjna (ścieżki bez sprzężeń) i sekwencyjna (rejestry, FSM), ścieżka krytyczna wyznaczająca maksymalną częstotliwość zegara oraz pipelining zwiększający przepustowość.
Projektowanie złożonych układów bezpośrednio na poziomie bramek i tranzystorów jest niepraktyczne przy milionach elementów. RTL podnosi abstrakcję: pozwala myśleć w kategoriach rejestrów, magistral i operacji logicznych, umożliwia automatyczną syntezę do sprzętu oraz przenośność projektu między technologiami (ten sam RTL na różne ASIC/FPGA).
Elementy pamięciowe (zwykle przerzutniki D) przechowujące stan między taktami zegara; między nimi przepływają dane opisane w RTL.
Bezpamięciowe, acykliczne ścieżki logiczne między rejestrami realizujące funkcje (sumatory, multipleksery, ALU). Ich długość wyznacza ścieżkę krytyczną.
Logika sekwencyjna ze sprzężeniem zwrotnym opisująca sterowanie i przejścia stanów układu w kolejnych taktach zegara.
Sygnały synchronizujące: zegar wyznacza takt aktualizacji rejestrów, reset ustawia stan początkowy. Fundament synchronicznego modelu RTL.
Mylenie przypisań blokujących (=) i nieblokujących (<=) w Verilog prowadzi do rozbieżności symulacja–synteza i błędnych rejestrów.
Niepełne przypisania w logice kombinacyjnej (brak else/default) powodują wnioskowanie zatrzasków, degradując czas i przewidywalność.
Sygnały przekraczające granice domen zegarowych bez synchronizatorów powodują metastabilność i błędy trudne do wykrycia.
Verilog (Gateway Design Automation) upowszechnia opis RTL i symulację, czyniąc poziom rejestrowo-transferowy praktycznym.
VHDL zostaje standardem IEEE, umacniając opis RTL jako podstawę projektowania cyfrowego.
Dojrzałe narzędzia syntezy (np. Design Compiler) czynią przepływ RTL→netlist standardem, wypierając projektowanie na poziomie bramek.
SystemVerilog (IEEE 1800) i metodyki weryfikacji (później UVM) rozwijają weryfikację funkcjonalną RTL dla coraz większych układów.
Docelowa częstotliwość ograniczana długością ścieżki krytycznej; wymusza pipelining i optymalizacje logiki.
Liczba stopni potoku — zwiększa przepustowość i osiągalną częstotliwość kosztem opóźnienia i zasobów.
Szerokość magistral i operatorów (np. 8/16/32/64 b), wpływająca na powierzchnię, moc i dokładność.
RTL opisuje sprzęt inherentnie współbieżny: wszystkie bloki logiczne działają równolegle, a rejestry aktualizują się jednocześnie na zbocze zegara.
RTL to podstawowy poziom opisu układów mapowanych na FPGA.
Ten sam kod RTL można syntezować na ASIC lub FPGA — przenośność między technologiami to istota abstrakcji RTL.
